利用Verilog HDL设计LED闪烁计数器对实训开发板上的8个LED灯进行控制，依次对D1-D2进行亮灭控制为亮0.5秒，灭0.5秒循环亮灭，总共时间为10秒;D3-D4进行亮灭控制为亮1秒，灭0.5秒循环亮灭，总共时间为15秒;D5-D6进行亮灭控制为亮1秒，灭1秒循环亮灭，总共时间为5秒，D7-D8进行常亮控制，总共时间为5秒的代码

要使用Verilog HDL设计LED闪烁计数器来控制实训开发板上的8个LED灯，我们需要创建一个模块，该模块将根据给定的时间要求控制每个LED灯的状态。以下是一个基本的Verilog代码示例，用于实现所需的LED控制逻辑：

module led_controller(
    input clk,          // 时钟输入
    input rst_n,        // 复位信号，低电平有效
    output reg [7:1] leds // 8位LED输出，D1-D8
);

// 定义计数器和定时器变量
reg [23:0] counter_1; // 用于D1-D2的计数器
reg [23:0] counter_2; // 用于D3-D4的计数器
reg [23:0] counter_3; // 用于D5-D6的计数器
reg [23:0] counter_4; // 用于D7-D8的计数器

// 定义时间常量
parameter TIME_1 = 24'd12500; // D1-D2亮0.5秒，灭0.5秒，总共10秒
parameter TIME_2 = 24'd62500;  // D3-D4亮1秒，灭0.5秒，总共15秒
parameter TIME_3 = 24'd62500;  // D5-D6亮1秒，灭1秒，总共5秒
parameter TIME_4 = 24'd312500; // D7-D8常亮5秒

// 在复位信号为低电平时初始化计数器和LED状态
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        counter_1 <= 0;
        counter_2 <= 0;
        counter_3 <= 0;
        counter_4 <= 0;
        leds <= 8'b00000000;
    end else begin
        // 控制D1-D2
        if (counter_1 < TIME_1) begin
            counter_1 <= counter_1 + 1;
            leds[1] <= ~leds[1]; // 翻转D1状态
            leds[2] <= leds[1];   // D2跟随D1
        end
        
        // 控制D3-D4
        if (counter_2 < TIME_2) begin
            counter_2 <= counter_2 + 1;
            leds[3] <= ~leds[3];
            leds[4] <= leds[3];
        end
        
        // 控制D5-D6
        if (counter_3 < TIME_3) begin
            counter_3 <= counter_3 + 1;
            leds[5] <= ~leds[5];
            leds[6] <= leds[5];
        end
        
        // 控制D7-D8
        if (counter_4 < TIME_4) begin
            leds[7:6] <= 2'b11; // D7和D8保持常亮
        end
    end
end

endmodule

这段代码定义了一个名为led_controller的模块，它接受时钟信号clk和复位信号rst_n作为输入，并控制8个LED灯的状态。每个LED灯组（D1-D2、D3-D4、D5-D6和D7-D8）都有自己的计数器和时间控制逻辑。在复位信号为低电平时，所有计数器和LED状态都会被初始化。在正常操作中，计数器会根据时钟信号递增，并根据预设的时间常量控制LED灯的亮灭状态。

请注意，这段代码是一个示例，可能需要根据实际的时钟频率和硬件环境进行调整。此外，实际的硬件平台可能需要特定的引脚定义和时钟管理策略。123456